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技术文章

IC数字实现解决方案
随着人们对电子设备的功能和性能的需求日益增长，半导体制造商面临着全新的挑战。由于芯片的实例数巨大（超过300万）、宏数量极多（300～500）、功能模式多（4～5种变得极为常见）以及其它因素，复杂性正不断提高，工程师需要应对紧迫的上市时间和对良品率敏感的纳米设计。企业也必须在有限的预算和工程师数量下克服所有这些障碍。

数字电路的实现团队需要一种全新的方法，以解决在65纳米及更低的工艺节点下与高产量、高性能SoC设计相关的各种问题。在180纳米工艺中设计师很少会担心功率问题，而现在却成为事关重大的任务。产品设计不仅要在逻辑设计阶段采用*新的功率管理，这些方法还要在实现阶段自动进行。

从65纳米进化到45纳米还带来了其它问题，例如在晶圆和可制造问题中的统计性变化。此外，当今的大型芯片通常还混合了模拟和数字电路，要成为高效率的设计师，就要有在相同环境中解决两种设计任务类型的能力。

Cadence的数字电路实现解决方案提供了设计师需要的速度、易用性、自动化和芯片**性，使其成功实现极其复杂的数字IC设计。它非常适用于：

· 低功耗设计 —能够让设计师在RTL设计阶段控制功率、时序和面积的权衡，同时保证实现过程中的连续收敛。

· 大规模设计的实现 —采用可调整的和集成的环境取代传统的“分而治之”法，以更高的效率和更低的成本进行大型设计的实现

· 可制造性设计 —基于前沿工艺技术节点，提供了对参数漂移和关键区域分析的**建模。它还**考虑了化学机械研磨（CMP）和光刻掩膜因素进一步提高成品率，例如高成品率模块优化、双导孔插入、互连展宽和分散布线，以及密度性一致性优化。

· 混合信号设计 —针对以模拟电路为主的混合信号电路设计，为小型数字模块的实现提供了完整的综合和布局布线系统
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