上海日行电气有限公司
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过光电晶体管-电缆故障测试仪发展

过光电晶体管-电缆故障测试仪发展
基极就会有电流流过,过光电晶体管 PT1发射极的电流与入射光的强度成正比。便携式电缆故障测试仪如入射外来光。集电极电压降低,因而使光晶体管的基极置偏降低,不会达到饱和姿势,从而形成了自置偏电路。如无外来光,只需调制光,强度被反馈,所以义务波动。电阻R3和电容器C1形成的平均化电路事先常数设定为对周期性脉冲光不响应,只许外来光通过。常规运用时,可用电路图中���参数。因为输出为脉冲串,驱动继电器时,可用二极管进行峰值整流。如要求响应时间短,可用再触发式单稳大度多谐振荡器使振荡输出延长到大于发光周期。

基于ADV212 高清视频压缩系统设计策略

人们对多媒体视频压缩的恳求越来越高, 电缆故障测试仪随着社会音讯量的增大。高压缩、低比特速率”高清视频收缩已广泛应用于家用电器、医疗装备、**侦查、卫星遥感等领域。 ADI公司*新推出的 ADV212一款具有实时压缩/解压缩标准( SD 视频信号和高清晰度(HDTV视频信号功用的器件,具有可靠性好、建设灵敏、支持视频格式多样等优点,适用于多种视频格式的数据处置。本文引见了基于ADV212高清视频压缩系统的想象计划,该系统可支持SMPTE274M 1080i 视频实时编码。

1ADV212 编解码原理

主要由像素接口、小波变换引擎、熵编/***、嵌入式 RISC措置器、电缆故障仪存储器系统和内外部 DMA等组成。操纵的基本流程是视频或像素数据通过ADV212像素接口输入,    图 l 所示为ADV212功能图。有效采样值则经过隔行扫描传输到小波变换引擎中( 小波变换引擎,可以对码块进行高达 6 级的小波分解)进入小波变换引擎的数据被分瓦片或帧,每个瓦片或帧将通过 5 3 定点运算或97浮点运算滤波器分解成许多子带,并生成相对应的小波系数,然后写入内部寄存器中。3个熵编/***用来对小波系数的编码块中止背景建模和算术编码,并在收缩历程中计算*佳速率和失真度。熵编码形成的JPEG2000规范的数据码流被存入代码FIFO 中。代码 FIFO主要缓冲内部高速总线和低速主机接口。码流数据可通过共用的读写存取协议 (ADDR 从主机接口输出,大概经过DREQ DA CK协议由外部 DMA 控制器协调下的内部 DMA 引擎输入。外部DMA引擎完成存储器之间以及各模块和存储器之间的高带宽、高性能传输。RISC措置器具有每一个程序和数据存储器、中断控制器、标准总线接口及定时器计数器所对应的ROM 和 RAM

2统硬件设计

首先从系统实现功能和性价比上考虑,   本方案作为实现高清视频数据压缩系统。采取FPGA+A DV212 来实现。

支持标清(480i NTSC PA L SECA M 高清 ( 1080i 720p 和图形RGB 输出 ( 1 Hz 可以实现与ADV212无缝衔接。     视频***选取:视频***选用ADV7402 型高清视频***。采取10 位ADC 12 个模拟输入。

输入数据传输率大约为 124 Ms s而ADV212像素接口输入速率限制,    ADV212 片数选取: 1 个 10 bit 高清晰度(HDTV视频旌旗灯号。不可逆模式下为 65 MS s 可逆模式下为 32 MS s 这就要求系统至少要由 2片ADV212构成,本系统选择 2 片 ADV212 收缩器件, YCbCr 数据采纳在 4 2 2 格局,区分完成亮度 ( Y和色度(CbCr 数据收缩处置,输入数据运用是 EA V SA V编码格局。图2所示为系统结构框图,电缆故障测试仪本方案包含视频搜罗解码模块、视频图像JEPG200收缩模块、收缩吞并模块、逻辑控制模块和通信输出模块。

其具有328 个用户 I O 55 856个可用逻辑元,   FPGA 拔取:选用 Altera 公司的CycloneIII 系列EP3C55F484C8 器件。 312 个嵌入式乘法器单元和4 个锁相环,可轻松实现ADV212初始化及收缩数据捕获和亮度收缩数据与色度压缩数据的吞并等功能。

3ADV212 器件初始化流程和参数配置

3.1ADV212 初始化流程

初始化程序从 PLL 寄存器、 BOOT 寄存器、 MMODE寄存器和BUSMODE寄存器等直接寄存器的接入开端,   ADV212初始化程序依据特定的指令呼吁设置装备摆设ADV212 内部直接寄存器和间接寄存器来完成。图 3 所示为ADV212编码初始化流程。访问直接寄存器时手段系统必须保持输入管脚ADDR 和 HDA TA 写)形态。当装载完固件和配置参数后,零碎重启,然后再次设置装备摆设 BUSMODE和MMODE寄存器和应用特殊寄存器。下一步,要确定正确的固件被应用 ID装载。准确的固件装载能被EIRQFLG寄存器的中断或投票程序证实。当你一定固件连接装载和 EIRQFLG寄存器清零后。编码开端。

3.2ADV212 参数设置装备摆设

JCLK必须至少为 2VCLK 因此*大的脉冲频率举荐为 0 . 35J-CLK 这接近50MHz 这是*大的读写脉冲频率。    时钟设置装备摆设:高清视频 1080i 请求 VCLK 为74. 25 MHz 依据ADV212 数据表。

2个ADV212 必须任务在不可逆*电缆故障测试仪大传输率为65 MSs形式,    总线及 DMA 设置装备摆设: HDTV 1080i 运用时。视频输入采纳32位VDA TA 总线 ( 像素接口 ) 收缩数据输出采纳 2 个 ADV212 共享 32 位 HDA TA 总线 (主机接口)初始化 ADV212 选择属性范例 5 ATPTYPE 属性数据读取采纳单一传输的 DREQ DACKDMA形式,码流读取采取脉冲传输 DREQ DA CK DMA 形式。

设定ADV212 内部时钟、总线形式、间接寄存器访问模式等。 ADV212_l 和ADV212_2初始化流程说明如下:PLL_HIOx008h PLL_HO 0x0084 设置 VCLK 为 74 . 25 MHzBOOT0x008A指点方式用来那上否装载; BUSMODE 0x000A 设置主机控制数据宽度和 DMA 数据宽度为 32位;MMODE0x000A 设置间接数据存取位数和间接地址步长大小为 32 位; IA DDROx00050000设置次第存储的起始点; IDATA 0x******** 次第存储器装载顺序; BOOT Ox008D零碎重启;BUSMODE0x000A重新设置主机控制数据宽度和 DMA 数据宽度为 32 位: MMODE0x000A重新设置间接数据存取位数和间接地址步长大小为32 位。 ADV212 参数依据 IA DDR 和 IDATA设置,    如图 3 所示。依据ADV212 直接寄存器配置。参数建设说明如下: IADDR0x00057F00 ADV212_1 和 ADV212_2编码参数起始地点; IDA TA0x02010503ADV212_10x030电缆故障测试仪简介10503 ADV212_2 02=1080i 亮度 ( 03=1080i色度)0l=10 位精度; 05=5 级小波变换; 03=Y C 单级; IDA TA 0x03000000 03=码块大小为128x3200= 不可逆 9x7 小波; 00= 跳过无字节区域; 00= 无属性数据输出; IDA TA0x01019500ADV212_10x01008700 ADV212_2 Ol= 手段视频域,帧大小; 019500=10 1收缩率 (008700=30 1 收缩率) IDA TA 0x00000001 00=LRCP 级数格局; 00=EA V . SAV编码,所有阴极同步;00=Qfaetor 1X 01= 编码格局是. j2c IDA TA0x00000000保存参数。

ADV212_1 和 ADV212_2 EIRQFLG 地点 Ox6h写入0x0400去**软件中断 ( SEIRQ0 并开始程序,    上述建设好以后。当DREQ0变为无效,ADV2-12 准备从 CODE FIFO 传输数据,主机依照ADV212特定时序说明开始数据传输。

4FPGA结构功用

FPGA主要由以下功能模块组成: 1 主机逻辑,    图 4为FPGA 内部逻辑构成。基于 Nio嵌入式主机逻辑模块,主要完成 2 片 ADV212 读写操作,实现对ADV212初始化和固件下载; 2 ADV212仲裁逻辑,完成 2 片 ADV212 收缩数据同步,应答总线辨别形态的应答信号功用;3 YC吞并逻辑,该部分根据读出的属性和代码信息,实现亮度收缩数据与色度压缩数据的吞并功用; 4数据缓冲控制模块,缓冲外部DMA通道读取速率和亮度/色度合并逻辑模块间的数据流。

要确保ADV212加载电缆故障测试仪了准确的固件,   FPGA主控模块中。经过 4个步骤来实现:第 1 步是向外部中断使能寄存器中写入 0x0400 来屏蔽软件中断 0 位:第2步等待到中断引脚 IRQ 被拉低,第3 步检查外部中断标记寄存器的 EIRQFlLG[10] 位是否被设置,第4步从零碎标记寄存器中读应用标识,假设读到 0XFF82则说明固件加载正确,系统可以末尾任务。

FPGA仲裁,    系统末尾义务时。控制模块中将从ADV212属性 FIFO中读取的分区字节数信息进行分析判断,数据缓冲控制模块将 ADV212代码FIFO中读到收缩数据中止存放。仲裁/控制模块分析结果来控制亮度/色度合并逻辑模块,码流从 Y 数据末尾从两个器件相对部分 (Y和CbCr 交错兼并,输入到缓冲器再由通信端口输出。

5终了语

本系统具有性价比高、电缆故障测试仪可靠性好、调解灵敏、收缩信号易恢复等优点。但本系统采用的不可逆97小波变换,    基于 FPGA +A DV212 构造的高清视频收缩系统可实现高清视频(YCbCr 42 2 格局 ) 旌旗灯号的实时处置。视频措置具有必定的失真,为获取 1080i 视频信号具有更好的特征(如无损压缩 ) 建议用 3片或 3 片以上的 ADV212 来处理信号,信号格式可采取 YCbCr 4 4 4格局。跟着JPEG2000遍及使用,专用图像收缩器件 ADV212 必将被越来越多地
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