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可编程逻辑
1 2015年11月19日 星期四串行和并行接口SRAM对比,谁会是未来主流?
互联网 (0)外置SRAM通常配有一个并行接口。考虑到大多数基于SRAM的应用的存储器要求,选择并行接口并不令人惊讶。对于已经(和仍在)使用SRAM的高性能(主要是缓存)应用而言,与串行接口相比,并行接口拥有明显优势。但这种情况似乎即将改变。尽管能够提供高于串行接口的性能,但并行接口也有劣势。其中*明显的是,无论是从电路板空间还是从引脚数要求的角度而言,并行接口的尺寸都远远大于串行接口。例如,一个简单的4Mb SRAM*多可能需要43个引脚才能与一个控制器相连。在使用一个4Mb SRAM时,我们的要求可能如下:A. *多存储256K的16位字B. *多存储512K的8位字对于“A”,我们需要使用18个引脚来选择一个地址(因为存在2^18种可能),并另需使用16个引脚来进行实际上的数据输入/输出。除了这34个引脚之外,使能我们还需要更多连接来实现使能芯片、使能使能输出、使能使能写入等功能。对于“B”,我们需要的引脚相对较少:19个引脚用于选择地址,8个用于输入/输入。但开销(使能芯片、使能写入等)保持不变。对于一个容纳这些引脚的封装而言,仅从面积的角度而言,其尺寸已经很大。一旦地址被选择后,一个字(或
FPGA电源设计的几个基本步骤
互联网 (0)现场可编程门阵列(FPGA)被发现在众多的原型和低到中等批量产品的心脏。 FPGA的主要优点是在开发过程中的灵活性,简单的升级路径,更快地将产品推向市场,并且成本相对较低。一个主要缺点是复杂,用FPGA往往结合了先进的系统级芯片(SoC)。这种复杂性使得电源上的苛刻要求。为了应对这些挑战,电源需要几个输出和开关稳压器的效率和线性稳压器的清洁电力的组合。计算系统电源供电的FPGA看起来像一个完整的系统供电。电源设计工程师面临的3到15的电压轨供给(有时甚至更多)的挑战;而这仅仅是开始。 FPGA是通常制造的使用需要低核心电压的*新晶片制造技术,但是电源也必须供电多个导轨特种块和电路,提供多个电压电平,对于高功率模块供给额外的电流,和满足噪声敏感元件的要求。只是为了让事情变得更加复杂,甚至FPGA的同一制造商可以差别很大,使其成为重要的是,工程师选择每个芯片的*佳电源。这样的选择取决于多种因素,诸如电压和功率需求为每个导轨,导轨‘排序要求,以及系统的电源管理的需要。在设计一个FPGA电源的**步骤是确定各个电压轨和他们的要求。 FPGA供应商通常会提供一个“销单”,用于指定每个供电引脚连接
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可编程逻辑
2 2015年10月09日 星期五CAN总线布线规范
互联网 (0)所谓磨刀不误砍柴功,合理的总线布局布线等于成功的一半,那么总线布线时如何选取导线?如何选取布线拓扑结构呢?一、 导线选型1、 导线类型CAN总线布线时必须采用双绞线,且需采用特征阻抗约120Ω的双绞线,在通信距离较长或电磁环境恶劣的情况下*好用屏蔽双绞线,这样可以有效抑制电磁干扰,保证可靠的通信。2、 线长与直流电阻当客户的通信距离较长时就不得不考虑线路损耗了,如果使用的线缆太细,导线的直流电阻太大。那么在总线起始端发出的信号在经历漫长的路途之后到达末端的节点时信号将大幅衰减,*终导致通信失败。那么线长和传输线截面积,线长与通信波特率又有什么关系呢?我们总结如下图1所示。图1传输线相关参数推荐值二、布线拓扑结构1、“手牵手”式连接在直线型拓扑中,由于分支存在一定的长度以及分支长度的积累会造成总线上阻抗不连续,继而产生信号反射的现象,所以直线型拓扑中*常用的是手牵手连接方式。如图 2所示,为了保证通信的可靠性,起始端和末端的节点都需要加120Ω的终端电阻,不可只接一端或两端均不接。图2手牵手连接方式接线图2、T型分支式连接在大多数的工业现场、轨道机车中,由于整体线缆非常多均需要使用接线排
CAN总线学习笔记:验收滤波
互联网 (0)了解CAN总线的人都知道,CAN总线在的帧数据在总线上传送时,其它的CAN控制器是通过验收滤波来决定总线上的数据帧的ID是否和本节点相吻合,如果与本节点吻合,那么总线上的数据就被存入总线控制器的相应寄存器里,否则就抛弃该数据,从而也能够减轻总线控制器的工作量。换句话说,总线上数据帧的ID通过待接收节点的验收滤波后是吻合的,是可以被接收的。那么,总线控制器是如何进行验收滤波的呢?验收滤波分单滤波和双滤波。标准帧和扩展帧由于ID长度不同,它们的两种滤波也有所区别。这里我只重点举一个例子,因为只要理解了一种滤波方式,其它的滤波方式都是类似的,也很容易就理解了。这里就说扩展帧的双滤波方式。所谓双滤波,就是有两次的滤波,但并非两次滤波都需要通过才双通过,两次滤波只要有一次滤波成功那么就默认滤波通过,可以接收数据了。 如上表所示,ACR寄存器是接收代码寄存器,AMR是接收屏蔽寄存器。ACR一般是需要与对应的ID相吻合的,但是如果AMR的相应位上设置为1的时候,ID的那一位数据可以不和AMR的相应位一样,也就是起到屏蔽的作用。举个例子。如果ACR0=11101111,AMR0=00000000,那么
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可编程逻辑
3 2015年08月20日 星期四Type-C时代,大厂纷纷跟进USB再也不简单了
互联网 (0)包括Cypress、TI、NXP和Lattice 半导体在内的多家芯片厂商都在忙着推出 USB Type-C芯片。随着产品加速推出,USB Type-C芯片的稀缺时代很快即将过去。一些供应商就选择在本周旧金山的英特尔IDF论坛上发布他们的产品。很明显地,对于系统整机厂商来说,USB Type-C 的很多新的功能将会带来很多的亮点,但是对于消费者来说呢?分析师认为,现在看上去来有些早。而且,它们可能还会给消费者带来潜在的困惑。Type-C用在哪里?IHS的****分析师 Brian O’Rourke认为,USB Type-C用得*好的两个产品现还仍然还是苹果的12寸的MacBook(一个USB Type-C连接器)和谷歌的Chrome Pixel笔记本(有两个Type-C接口)。“其它的采用Type-C的产品有Nokia的N1平板电脑,LaCie的外置硬盘和一个SanDisk的 USB Type-C U盘。”USB Type-C应用Source: Lattice然而,USB Type-C终端产品的发展很快,并广泛应用。例如,在8月17日发布的华硕的新ZenPad S 8.0 Z580CA
初学FPGA, 怎么从硬件上理解?
互联网 (0)先理解组合逻辑和时序逻辑,后面就好说了,这里先讲讲狭义的组合逻辑和时序逻辑,时序逻辑一般指的是D触发器,组合逻辑指的是:与门 或门 非门,比较器,选择器,编码器,译码器,加法器,当然还有两类比较特殊的就是三态门和RAM,时序逻辑D触发器需要时钟来驱动的,也就是必须要有时钟才会 动作,而组合逻辑不需要时钟驱动,在时序图上的表现就是时序逻辑的输出比输入晚一个时钟周期,而组合逻辑输入和输出都是在同一个时钟周期,所有的数字电路 都是由组合逻辑和时序逻辑构成,大到CPU,小到电子表芯片,然后我们看看上面的组合逻辑和时序逻辑怎么来用硬件描述语言来描述。1:与门assign c = a&b;always@(*)c=a&b2:或门assign c = a|b;always@(*)c=a|b3:非门assign c = ~a;always@(*)c=~a4:比较器assign c = (a》=b)?1‘b1:1’b0;always@(*)if(a》=b)c=1‘b1;elsec=1’b0;5:选择器assign c = (a》=b)?d:e;always@(*)if(a》=b)c=d;elsec=e;6
智能家居布线方法知多少
互联网 (0)家庭智能布线一般有以下五种方式:1、星型连接 2、总线连接 3、电力线载波连接 4、红外连接(IR) 5、无线(RF)连接一、从稳定性角度,星型连接*稳定可靠,总线连接次之,电力线载波连接再次之、红外连接(IR)再次之、无线(RF)连接*差。传统的安防系统都是采用星型连接方式,因此也是*可靠的。总线连接虽然也需要布线,但在点数较多时,数量上比星型的连接要少,其可靠行一般可以接受。电力线载波与无线连接存在类似的问题,主要是相邻的家庭之间的干扰问题,从技术角度电力线载波可以采用隔离等技术来解决互相之间的干扰问题,无线方式要低成本地解决互相之间的干扰相对困难,一般只有采用跳频技术才可以真正解决,再加上无线还有供电问题,因此无线在家庭智能中应是一种次选方案,尤其是安防系统。二、从市场角度来看问题。家庭智能有三块市场:新建的住宅小区市场、个人家装市场、旧房改造市场。新建住宅区一般以小区为单位,要求联网报警、信息互动。小区在建设中实现智能化对布线的要求不应以布线是否复杂为首要,而以可靠性为**要求。一个小区整个实现智能化,哪怕是有一个问题,都是乘以户数的问题总量。在小区中实现家庭智能一般不宜实现得
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可编程逻辑
4 2015年06月19日 星期五Mentor Graphics宣布推出旨在提升测试平台效率的EZ-VIP包
电子发烧友网 (0)俄勒冈州威尔逊维尔,2015 年 6 月 2 日 - Mentor Graphics公司(纳斯达克代码:MENT)今天宣布即时推出 EZ-VIP 效率包。该效率包面向使用 Questa® Verification IP (QVIP) 的 ASIC 和 FPGA 验证团队,可将创建、实例化、配置和连接 QVIP 测试平台的时间缩短 5 倍以上,从而显著提高效率。这就意味着,验证团队可以将更多的时间花在 QVIP 上,以验证他们的设计在功能上是否正确。EZ-VIP 包由 QVIP 配置软件、一个 VIP 调通服务包和一个全新的 EZ-VIPFPGA 组成。其中,QVIP配置软件可针对 QVIP 库中的所有协议(包括 PCIe、AMBA、USB、以太网、MIPI 和内存协议)创建、实例化和配置 UVM 测试平台,这样可以避免手动编写这些测试平台时所造成的耗时且容易出错的概率。在许多验证项目中,要先创建一个复杂的端到端 UVM 验证基础架构,才能编写单个测试。此调通服务包充分利用了 Mentor® 协议的专业知识和经验,从而让项目团队可以从已经工作的、已连接的端到端工作测试平台开始。也就是说,
工程师须知:FPGA 的演进、优势、设计、改进
互联网 (0)FPGA - 数字经济时代的基石科技在近20年里发生了翻天覆地的变化,背后的推动主要来自于半导体技术的飞速发展,其中*大的**是天才的人们通过模数变换,把自然界的一切模拟量变换到数字域,在数字域里用我们5千年来练就的功力 - 数学来描述并处理模拟的世界,在数字逻辑的基础上人们又发明了基于指令的计算、数字信号处理等技术,于是有了我们今天的压缩视频、数字通信、无线网络、互联网等等,可以说“数字”是当今半导体科技的主旋律,我们正处于一个“数字时代”,正如本年度的CES也把主旋律定义成了“数字经济”。从事电子技术的同仁们都知道,数字逻辑的基本单元就是“门”,由众多的“门”构成各式各样无论多么复杂的逻辑功能。FPGA - “现场可编程”“门阵列”,也就成了数字领域的“乐高”,用它可以搭建出任意的作品。 FPGA的演进 让我先来回顾一下历史。1989年我**次接触到电路板的时候,上面密布着一系列的TTL、CMOS芯片,一颗14~20只管脚的芯片中一般只有4-6个简单的“门”,十几个芯片的大板子也就完成寻址、译码之类的功能,使用起来是非常的痛苦,如果要修改逻辑,只能用手术刀切割电路板并进行飞线。
ARM与神经网络处理器通信方案的设计实现
互联网 (0)引言人工神经网络在很多领域得到了很好的应用,尤其是具有分布存储、并行处理、自学习、自组织以及非线性映射等特点的网络应用更加广泛。嵌入式便携设备也越来越多地得到应用,多数是基于ARM内核及现场可编程门阵列FPGA的嵌入式应用。某人工神经网络的FPGA处理器能够对数据进行运算处理,为了实现集数据通信、操作控制和数据处理于一体的便携式神经网络处理器,需要设计一种基于嵌入式ARM内核及现场可编程门阵列FPGA的主从结构处理系统满足要求。1 人工神经网络处理器1.1 人工神经网络模型人工神经网络是基于模仿大脑功能而建立的一种信息处理系统。它实际上是由大量的、很简单的处理单元(或称神经元),通过广泛的互相连接而形成的复杂网络系统。*早的神经元模型是MP模型,由输入X、连接权值W和阈值θ、激活函数f和输出O组成,如图1所示。图1 人工神经元的MP模型神经元j的输出为:式中:netj是神经元j的净输入,xi是神经元j的输入,wij是神经元i到神经元j的权值,θj是神经元j的阈值,f()是神经元净输入和输出之间的变换函数,称为激活函数。[1]后来的各种网络模型基本都由这几个因素构成,例如图2的三层B
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可编程逻辑
5 2015年06月11日 星期四认识RS-485收发器的临界总线电压
德州仪器供稿 (0)RS-485凭借其稳健耐用性和高可靠性,已经成为世界范围内嘈杂工业环境中*常用的应用接口技术。随着越发宽泛的工作范围以及与更高抑制性能组合在一起的趋势催生了现代性能已经超过*初的RS-485标准 (EIA/TIA485)的收发器设计。全新的收发器技术规格在组件数据表中给出了这些性能方面的提升,然而,这些技术规格经常被终端用户,即系统设计人员,错误地解读。例如,在对***大额定值 (AMR) 部分与建议运行条件 (ROC) 下分别对给出的收发器*大电压电平进行比较时经常会出现混淆。用户经常会问到这样的问题:在***大额定值条件下,收发器能够可靠地发送数据吗?为什么ROC下的输入电压远远小于AMR中的值?共模电压范围是如何定义的?由于收发器数据表很少提供这些参数的详细解释,本篇文章将调整这一点。我们首先解释一下收发器的基本工作方式,然后是如何从中得出共模电压项。*后,我们将讲解*大限度的工作条件。基本收发器工作方式驱动器收发器的驱动器部分由一个H桥输出级组成。数据输入D上的一个逻辑高电平会接通晶体管Q2和Q3。这将使电流从A端子驱动到B端子。D上的逻辑低电平接通Q1和Q4,并以相反的方向驱
用FPGA器件提升物联网和其它联网设计的**性
美高森美 (0)在现今日益趋向超连接的世界(hyper-connected world)中,如何保护新的设计避免被克隆、反向工程和/或篡改是一项重大挑战。FPGA器件通过加入满足器件级**需求的特性,来帮助实现这些目标。日益增长的IoT**需求物联网(IoT)可被视为由多个电子网络组成,这些网络需要端到端的起始于器件级的分层**性(见图1)。为了帮助实现这种分层**性,FPGA器件能够加入独特的内置特性和差异化能力,还能够在往往非常复杂的应用中成为信任根(root of trust)。图1 联网系统需要起始于器件的端至端分层**性该解决方案使用内部嵌入**特性的FPGA器件,允许系统架构师把**体系架构规划在核心层面,而不是放在次要的地位。许多基于SRAM的FPGA器件存在的一个很重要的问题就是每次开机必需从外部存储器进行配置,这样通过反向工程很容易获取你的设计;因此,更好的办法就是使用具有片上非易失性存储器(NVM)的FPGA,可以使用NVM事件存储配置信息。因为数据**性是*重要的**层面之一,所以FPGA器件必需保护所有的数据,包括正在处理的应用数据。我们应当考虑多种数据保护特性,包括硬件保护防
EFT干扰:如何避开产品设计中的弯路
致远电子 (0)关于EFT的干扰问题,主要分实际应用及认证测试两块。在实际应用中,可能会遇到在大功率电机或电闸进行操作时,会影响到控制电路正常工作,我们需要进行整改,以满足功能要求。在一些强制认证产品中,需要通过相关测试标准,具体标准因产品种类不同而不同。图1 EFT试验EFT试验的主要目的是验证电气和电子设备对诸如来自切换瞬态过程(比如切断感性负载,继电器触点的弹跳等)的各种类型瞬变骚扰的抗扰能力。在电路硬件设计上需要考虑EFT的两个传输路径,即传导干扰和辐射干扰。由于EFT干扰属于共模类型干扰,所以有很大一部分干扰会表现为空间辐射干扰。案例设备故障现象产品主要功能是控制大功率电机的启动及停止,同时监测电机的运行状态。大部分电机都是感性负载,在电机的启动及停止是就会在供电电网中产生尖峰干扰脉冲,此干扰容易通过供电线及空间辐射干扰到用电设备,一般表现为程序控制异常、设备重启等现象。具体现象:当电机启动时,控制单元会出现重启,导致整个系统无法正常运行。首先已排除程序问题,接下来就是确认问题点,将电机部分断开单独运行控制部分,异常现象消失。失效现象分析及整改首先已排除程序问题,接下来就是确认问题点,将电机
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可编程逻辑
6 2015年06月08日 星期一基于千兆网的FPGA多通道数据采集系统设计
互联网 (0)FPGA丰富的逻辑资源、充沛的I/O引脚以及较低的功耗,被广泛应用于嵌入式系统和高速数据通信领域。现如今,各大FPGA生产厂商为方便用户的设计和使用,提供了较多的、可利用的IP核资源,极大地减少了产品的开发周期和开发难度,从而使用户得以更专注地构思各种各样创意且实用的功能,而不是把大量时间浪费在产品的调试和验证中。千兆以太网技术在工程上的应用是当前的研究热点之一。相比于其他RS-232或RS-485等串口通信,千兆以太网更加普及和通用,可以直接与Internet上的其他终端相连;相比于百兆网络,千兆以太网传输速度更快、传输距离更远,再结合UDP/IP协议栈,可以更方便地与上位机进行通信。本文结合FPGA和千兆以太网灵活与快速的优势,设计了一个多通道并支持不同格式的数据采集系统。为了更好地为上位机软件所支持,搭建了一个简单的UDP/IP数据通道来完成数据到上位机的高速传输。同时,为了克服UDP这类不可靠的、面向无连接的协议带来的数据错误和缺失问题,使用一块DDR2SDRAM芯片来缓存各通道数据,在应用层制定了与上位机交互及丢包处理的通信协议,从而保证了采集数据到达上位机的可靠性。1 系统